Пауль Хоровиц - Искусство схемотехники. Том 3 [Изд.4-е]

• Название: Искусство схемотехники. Том 3 [Изд.4-е]
• Автор: Пауль Хоровиц
• Издательство: "Мир"
• Жанр: Радиотехника
• Год: 1993
• ISBN: 5-03-002954-0 (русск.); 5-03-002336-4; 0-521-37095-7 (англ.)

Широко известная читателю по предыдущим изданиям монография известных американских специалистов посвящена быстро развивающимся областям электроники. В ней приведены наиболее интересные технические решения, а также анализируются ошибки разработчиков аппаратуры: внимание читателя сосредотачивается на тонких аспектах проектирования и применения электронных схем.

На русском языке издается в трех томах. Том 3 содержит сведения о микропроцессорах, радиотехнических схемах, методах измерения и обработки сигналов, принципах конструирования аппаратуры и проектирования маломощных устройств, а также обширные приложения.

Для специалистов в области электроники, автоматики, вычислительной техники, а также студентов соответствующих специальностей вузов и техникумов.

---

Разумеется, если вы захотите установить в системе дополнительную память, вам придется привлечь дополнительные адресные линии. На рис. 11.10 показано, как это можно сделать — просто подключите дешифратор 1 из 4 (`139) к двум следующим адресным линиям, активизируя его нашим сигналом разрешения ПЗУ, и без всяких хлопот вы можете добавить три блока ОЗУ. Дальнейшее расширение памяти осуществляется аналогично.

Упражнение 11.5. С помощью дешифратора 1 из 8 (`138) подключите к системе 8 блоков памяти 8Кx8.

Упражнение 11.6. Модифицируйте схему с целью подключения ОЗУ емкостью 32Кx8.

Упражнение 11.7. Теперь измените схему так, чтобы в ней работали два блока ПЗУ емкостью 64Кx8 (27512).

Упражнение 11.8. Для каждого из предыдущих упражнений нарисуйте карту памяти.

Синхронизация памяти. Перед тем, как приступать к рассмотрению ввода-вывода, полезно обратиться к вопросу синхронизации памяти. Ранее отмечалось, что наша схема генерации сигнала DTACK не создавала состояний ожидания при обращении к памяти. Это очень хорошо, но лишь в том случае, когда память обладает достаточным быстродействием, чтобы удовлетворить временным ограничением циклов чтения и записи на рис. 11.4. Но так ли это в действительности? Чтобы получить ответ на этот вопрос, надо начать с временной диаграммы МП 68008, затем вычесть наихудшие значения задержек «склеивающих» схем и посмотреть, сколько времени остается на реакцию памяти. Давайте проделаем это.

На рис. 11.12 изображен цикл чтения, для которого синхронизация обычно имеет большее значение.

Рис. 11.12. Временные соотношения цикла чтения из памяти (статическое ОЗУ, 150 нc).

Мы начали с временных характеристик ЦП для микросхемы в тактовой частотой 8 МГц, поскольку для нашей схемы мы выбрали именно эту частоту. Наиболее важным является временной интервал между правильным адресом ЦП и правильными данными памяти, так как этот интервал определяет максимально допустимое значение «времени доступа к адресу» со стороны памяти. В этом случае ЦП устанавливает правильный адрес по меньшей мере за 290 нc перед установкой правильных данных; соответствующее значение для DS' составляет 237 нc. Наша схема образования сигнала CS' для ОЗУ включает два каскада вентилей. При использовании микросхем 74НСТ02 и 74НСТ00 максимальные задержки составят 28 нc и 25 нc, что дает примерное значение 53 нc. В этом случае для времени доступа со стороны памяти (относительно фронта CS') остается 290 нc — 53 нc = 237 нc. С помощью аналогичных рассуждений (предположив, что сигнал RD' генерируется одной микросхемой 74НСТ32) получаем, что память должна выставить данные не позже 203 нc после установки ОЕ'. На рис. 11.12 также показаны наихудшие временные соотношения для самой медленной (150 нc) статической памяти (ОЗУ) с организацией 8Кx8: время доступа от фронта адреса 150 нc, от фронта CS' 150 нc и от фронта ОЕ' 60 нc. Поскольку для нашей схемы допустимы значения 290 нc, 237 нc и 203 нc, соответственно, мы имеем для наиболее критичной ситуации (время доступа от CS') запас почти 100 нc.

Мы не будем останавливаться на аналогичных рассуждениях для цикла записи, который в этом отношении является еще менее критичным. Очевидно, что с ОЗУ не возникает трудностей синхронизации, даже при использовании самой медленной памяти и при отсутствии состояний ожидания ЦП.

К сожалению, того же нельзя сказать про ПЗУ, которые обычно оказываются медленнее ОЗУ. Например, выпускаемые РПЗУ 32Кx8 характеризуются стандартными значениями времени (от адреса до данных или от CS' до данных) 150 нc, 200 нс и 250 нc. Приведенные выше выкладки сохраняют свое значение, но надо увеличить задержку CS' на 6 нс, так как изменяется логика образования этого сигнала. В результате только два более быстрых варианта РПЗУ удовлетворяют условию максимальной задержки 231 не от CS' до данных и могут использоваться в нашей схеме при отсутствии состояний ожидания. Вместо того, чтобы отбирать быстрые ПЗУ, можно было поставить более быструю «склеивающую» логику, например, 74АСТ или 74F; это дало бы возможность использовать ПЗУ с временем 250 нс. В действительности эти ПЗУ скорее всего будут работать в нашей схеме при любой логике, поскольку вычисления, выполненные на основе предельных временных характеристик, обычно дают результаты с большим запасом. Предельные значения достигаются при наихудшем сочетании температуры, напряжения питания, емкостной нагрузки и качества конкретной микросхемы; наши наихудшие условия предполагали значение напряжения питания 4,5 В, температурный диапазон от —40 °C до +85 °C, и неестественно высокую емкостную нагрузку 50 пФ. Если, однако, вы хотите быть уверенным в надежной работе аппаратуры, особенно в случае выпуска крупных серий приборов, следует вести расчеты по предельным значениям.

Периферийные цепи. В нашем приборе предусмотрено 9 периферийных устройств, поэтому в качестве «адресного коммутатора» мы использовали дешифратор «1 из 8» (`138); один из портов ввода-вывода разделяется ЭЛД-индикатором и набором микропереключателей. Сигналом разрешения дешифратора служит установка А19, что переводит нас в пространство ввода-вывода (верхняя половина адресного пространства); работа дешифратора запрещается на время цикла подтверждения прерывания, как это было объяснено ранее. К дешифратору подводятся линии А12-А14, в результате чего периферийные устройства имеют адреса $80000, $81000, $82000 и т. д.; оставшиеся старшие линии адреса мы игнорировали, как и при подключении памяти, в результате чего адреса периферийных устройств многократно появляются в адресном пространстве. В сущности, каждый адрес, превышающий 80000, до самого последнего адреса $FFFFF (а это полмиллиона адресов), отвечает какому-то периферийному устройству!

Упражнение 11.9. Расшифруйте это последнее утверждение, определив, сколько раз в точности каждое периферийное устройство появляется в адресном пространстве. После этого напишите общее выражение для адресов ЭЛД-индикатора, используя крестик (х) для тех бит, значение которых не влияет на результат дешифрации.

Упражнение 11.10. Единственным реальным недостатком нашей схемы неполной дешифрации адресов является использование понапрасну полмегабайта адресного пространства для обращения к десятку пустяковых периферийных устройств, в то время как большую часть этого пространства можно было бы отвести под память. Покажите, как следует дешифровать адреса ввода-вывода, если большую часть адресного пространства 1 Мбайт предполагается отвести под память. Наши 8 портов должны отображаться на адреса $FF000, SFF100… SFF700 и не отзываться при обращении по меньшим адресам. Теперь можно установить ОЗУ объемом 1 Мбайт, однако при обращении по адресам портов ввода-вывода будут активизироваться и ввод-вывод, и память. Найдите способ разрешить эту проблему.

Заметьте, что поскольку микросхема `138 игнорирует и младшие адресные сигналы, каждому периферийному устройству назначается целый набор смежных адресов. Некоторые устройства содержат несколько внутренних регистров, и для обращения к ним мы используем несколько младших линий адреса. Вы можете считать, что дешифратор отзывается на базовый адрес периферийного устройства. Рассмотрим теперь конкретные устройства ввода-вывода в нашем приборе.

ЭЛД и микропереключатели. Это простейшие из портов. При выводе матрица ЭЛД управляется 8-разрядным регистром из D-триггеров, для которого тактовым является сигнал декодирования адреса LEDSW', объединенный с WR'. Обратите внимание на то, что стробирование выполняется срезом сигнала; это уменьшает проблемы синхронизации, связанные со временем упреждения. Мы использовали восьмиразрядный регистр `273 с бистабильными выходами (вместо более распространенной тристабильной микросхемы `574) ради входа RESET', который мы устанавливаем на время сброса процессора или начальной загрузки; в результате при запуске световая индикация отключается. Логические микросхемы семейства НСТ имеют хорошие характеристики по скорости насыщения и выходному току (8 мА при выходном напряжении 4,5 В), что дает возможность использовать заземленную матрицу ЭЛД (с микросхемами семейства LS начальный уровень ЭЛД должен быть +5 В); это очень удобно, так как диоды индицируют единицы, а не нули. Выбранная нами матрица ЭЛД имеет встроенные резисторы, органичивающие ток до 6 мА. Заметьте, что один из битов порта ЭЛД управляет твердотельным реле переменного тока. Эти реле легко запускаются логическими уровнями (гарантированное напряжение срабатывания 3 В, сопротивление нагрузки 1,5 кОм), и, кроме того, они переключаются при нулевом напряжении (см. разд. 9.08 и 9.10). Заметьте также, что строб-сигнал WRITE порта ЭЛД выполняет дополнительную функцию, сбрасывая триггер BOOT при своей первой установке; после сброса триггера порт ЭЛД можно использовать по своему усмотрению.